概要：提出基于PLL，使用快速自动频率控制的2.9GHz LC-VCO电路。快速AFC的功能由一路频率为参考频率4倍的信号和二分查找算法在LC-VCO中的4bit电容器阵列查找实现，在参考频率的4个周期内完成查找。在提出的PLL设计上使用CMOS 130nm工艺进行仿真，结果显示一次AFC的时间为100ns，工作频率为2.14到2.95GHz，相位噪声在1MHz间隔下为-125dBc/Hz，在1.2V工作电压下耗散4.5mA电流.

关键词：自动频率控制（AFC）；CMOS；PLL；VCO。

• 介绍

低噪声和宽调节范围的权衡在LC-VCO（压控振荡器）的设计中是一个基本问题。为克服这一矛盾，一个可切换的电容器阵列在VCO中广泛使用，来扩展调节范围，同时有一低VCO增益（K_VCO），以此避免降低相位噪声的性能。这一方法要求一个AFC来确定最做优的频率子带，这一子带覆盖了目标频率。各种AFC方法，基于计数器或是基于周期的已经被提出。无论如何，这些方法各有缺陷，比如长AFC时间，限制的范围，还有对PVT（工艺，电压和温度）变量敏感。

在本论文中，为了减少锁定时间和扩宽VCO调节范围，一种新的基于周期的AFC机制，用于LC-VCO的4bit电容器阵列被提出，提供高校准精度和短AFC时间。这种被提出的AFC机制应该于PLL中并通过仿真验证其运行。

• PLL设计

在图1中提出的PLL包含一个频率搜索环和一个锁相环。这一双环结构在一块时钟产生电路中普遍使用。在开关（SW）被连接到设置电压（Vset）时，使用提出的AFC电路，频率搜索环可以从VCO的16条曲线中选择出合适的转换曲线。当频率搜索完全之后，并且SW连接到环路滤波器的电压（Vlf），锁相环通过由PFD，CP和LF构成的闭合环路来进行PLL操作来确定VCO的相位。为了减少AFC时间，第一个分频器信号输出的频率Fdiv1是第二个分频器信号Fdiv输出频率的4倍。

图2展示了设计的CMOS LC-VCO的原理和频率特性。一个互补交叉耦合的VCO拓扑结构被使用以有负跨导来减少相位噪声。为了能在有一减少的VCO增益（KVCO）下扩展频率范围并且克服工艺误差，一个4位的数字控制的可切换的电容器阵列被插入。因此，子带的16条曲线覆盖了整个频率范围。为了设计余量，子带的曲线间有部分重叠。

 

• 快速AFC电路设计

正如前面所提到的，一个基于计数器的AFC有不足之处，比如长的AFC时间还有限制的精度。为了克服这个问题，如图3所示的基于周期的AFC电路被提出了。为了快速操作这里不需要同步倍频后的参考时钟Fref1和第一个分频时钟Fdiv1.因此，不需要额外的时间来进行同步。

AFC电路包含了倍频器，脉冲宽度信号产生器，一个充电/放电模块，一个电压比较器，一个寄存器，一个转换逻辑，还有一个时钟控制器。

通过两个占空比修正器和专用的或门来使得倍频器产生频率4倍于Fref的Fref1.

脉冲宽度信号产生器产生两路脉冲信号，其一个周期是两个输入信号Fref1和Fdiv1的4个周期。产生的脉冲宽度信号被转换成电压信号Vref和Vdiv，通过充电/放电模块将脉冲宽度信号转化过去。特别地，它可以进行如下描述。

充电/放电模块在图4包含第一个开关SW1和SW2，根据NOR门的输出信号CSW控制SW1和SW2；第二个开关，SW3和SW4，由产生的脉冲宽度信号控制；电容器C在SW1和SW2打开时由VDD进行充电并且电荷在SW3和SW4打开的时候通过电流源I放电。输出电压Vref和Vdiv是常数当SW3和SW4关闭。因此，输入信号的周期越长，保持的电压越低。在这里，维持保持电压Vref和Vdiv是很重要的，确保没有电荷损失。为了解决电荷损失的现象，补偿电路被插入。换名话说，额外的电流源产生和和损失数量一样的电荷。

然后，这些保持电压通过电压比较器相互比较。如果Vref比Vdiv高，数字输出FDout就为高。否则FDout为低。寄存器和转换逻辑暂时改变4位电容器控制码，根据比较器1位的输出和时钟控制器，时钟控制器适用于二分查找法。最终，4位的电容器码被获取到，并且标志信号AFC_END在上述步骤操作4步后变为有效。然后精细的锁定过程由图1中的锁相环完成。具有自动频率控制算法的提出的PLLL的动作过程在图5所示的流程图中给出。

频率精度和AFC时间是AFC电路的关键参数。在我们的设计中，AFC的频率精度可以通过减小电压比较可以比较的最小电压差还有在充电/放电模块的补偿来实现。二分查找算法可以缩短AFC确定电容器阵列码的时间。AFC的时间由以下给定。

TAFC=RxNxTref1 （1）

当Tref1是一个周期的倍频参考信号，N是电容器阵列的位数，R是脉冲宽度信号与Tref1的周期比。在这里，TAFC=4x4x6.25ns=100ns，使用40MHz的参考时钟。为了进一步降低时间，R也可以降低如果时序控制模块对齐得很好。

• 仿真结果

具有AFC电路的提出的PLL使用CMOS 130-nm工艺设计。仿真测试使用的是CADENCE SPECTRE仿真器。在察看PLL的性能前，对LC-VCO的频率特性进行深入研究。图6给出了图2中LC-VCO的频率曲线。16条曲线的每个频率带共同组成可能的操作范围，从2.14GHz到2.95GHz，控制电压Vct从0V到1.2V。为了设计余量，这些曲线有部分重叠。由CB<3:0>=’0000’指定的曲线为最高频率，最低频率由CB<3:0>=’1111’指定。

下一步，使用所提出的AFC电路的特性将给出描述。PLL的暂态结果在图7中给出。VCO控制信号Vct被监测并且有意思的AFC信号在放大图中给出，在暂态时间为350ns附近。在这里，AFC_code的值由以下定义：

AFC_code=2^3*CB<3>+2^2*CB<2>+2^1*CB<1>+2^0*CB<0>

AFC的功能在AFC_START信号由0改变为1时启动，在300ns时。那个码的确定操作最终为100ns使用40M的参考时钟。在频率搜索环中，执行二分算法来确定最终的AFC码CB<3:0>。

在AFC功能完成后，一个正常的PLL操作，在图7中，开始实现频率和相位的精确确定。并且，通过锁相环，那个控制电压Vct最终确定到一点。总的锁定时间小于8us。在这儿，比起锁定时间AFC的100ns时间是可以忽略不计的。因此，在提出的PLL中长锁定时间的不足被克服了。

图8展示了提出的PLL的版图，占用硅片面积0.7mmx0.5mm。PLL由1.2V供电消耗5.9mW。输出带的相位噪声在-125dBc/Hz以在，在2.6GHz载波和1MHz的频率间隔情况下。

接着，AFC的性能如下。正如前面所提到的，AFC操作在100ns完成。换句话说，只有需要4个参考时钟周期来确定4位的AFC码。AFC电路占用只有0.1mmx0.1mm，下图8所示，消耗550uW。

提出的PLL的特性在表1中总结，与最近报告中设计的相比较。与其它的设计相比，提出的AFC有更快的运行时间。此外，在参考设计中功耗和AFC面积都相对较小。

因此，提出的快速AFC机制是一个有效的方法来缩短AFC时间和在PLL设计中扩展调节范围。因为它是独立于VCO的，它允许在PLL有分离的控制电压范围。调节VCO控制电压范围的好处是我们可以选择模拟AFC电压范围来得到对于变容器线性区域的最优的性能。此外，它缓和了PVT（工艺，电压和温度）变化对VCO频率的影响，并不降低其相位噪声。

• 结论

这一论文提出了一种快速的可靠的PLL有自动可以调节的和自校准的LC-VCO。操作的可行在宽的频率范围内从2.14到2.95Ghz使用可以转换的LC-VCO验证。4位的电容器组被采用来实现16个频率带并且有参考频率倍频信号AFC算法被采用以实现快速操作。这一非常优异的基于周期的AFC减少搜索时间至100ns，据作者所知，是速度最快的，并且有0.01mm^2的小面积和550uW的低功耗。

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